簡　介
1-1 　規劃目標
近十年來資訊工業的蓬勃發展，僅從日常生活上就可見一般了；小至手上的行動電話、超市的雷射讀條碼機、停車場的全自動化、大到鄉鎮市公所的戶籍資料庫、飛機上的自動駕駛，無一不是電腦所及之地，而不論是電腦本身或其它週邊，則正是數位電路的產物；所以，我們看到半導體工業迅速的增長，而其賴以為生的便是大型數位積體電路。因此，要進入這個潮流中，數位電路的基礎與經驗是不可或缺的，甚至還要具備設計架構稍大且完整電路的經驗，才能跟上腳步。此實驗組合便是針對這個方向而設計，從基本的組合邏輯、序向邏輯、簡單的模組設計、至複雜完整的系統，都能輕易地在這實驗組合上進行，有別於傳統的實驗，每做一個實驗就必須重組一個硬體線路，特別是複雜的線路，相當耗費時間，不易進行或常省略了，因此也就較缺乏設計架構稍大且完整電路的經驗。
一般單晶片可處理大部分數位電路，但對應高速處理及偵測控制時單晶片就顯得力不從心，例如20MHz以上之高速A/D轉換偵測顯示控制，高速編碼器，光學尺偵測顯示控制，VGA螢幕顯示控制卡，磁碟機驅動控制等等是無法以CPU軟體指令加以控制的，而非搭配高速之硬體電路加以處理才可以，以往之PC是由許多的單體TTL等週邊組成，體積龐大加工耗時成本提高同時造成相對的故障率，而後LSI電路之發展便研發出如ASIC之IC組合而成僅二個LSI之ASIC此大大降低成本及體積並減少相當多之故障同時提高產品之競爭力，以往密密麻麻IC一大堆之PC顯示卡現在則發展改成單一LSI之晶片IC及暫存器RAM，ROM等而已，不但提高速度及解析度，同時成本及體積也大大的降低了，由此可見近代IC之發展神速。
上述電路之研究開發早期因根據閘陣列組構而成故由XLINX所推出而稱為FPGA(Field Programable Gate Array)隨後ALTERA也相繼推出以行列快速繞線控制稱之為CPLD(Complex Programable Logic Device)等,但其價位卻高達萬元極為昂貴用來作發展IC再配合幾十萬甚至上百萬之開發軟體才能研發完成，後來由於生產技術之提升並發展出實用型而大大地降低其價位，一顆有5000個閘數(GATE COUNT)其內部使用5K×8之SRAM電路作架構設定，也就是說有4萬條設計接線控制，因而可任意隨時規劃電路之84隻腳位IC僅新臺幣三百多元，而速度卻可高達40-200MHz，此顆IC甚至可規劃成一個單晶片，CPU等且在電路線上工作時可隨時重新再規劃其為其它功能電路令其重新動作，使用一只串列SEEPROM作為其規劃架構內含，則此CPLD或FPGA可無限次數使用，試想使用如此一顆功能速度那麼強之硬體電路再撘配單晶片如89C52或PIC系列則功能將所向無敵隨心所欲，想要作什麼控制或成組成任一種功能電路將是輕而易舉駕輕就熟的快速發展完成，如此強大功能之IC難道你不想去研究使用並應用在任何產品上，千萬不要蹧蹋如此這麼好之IC而好好研究應用，發財的日子將不遠矣！
簡單之電路如解碼器，8位元計數器，8位元暫存器等相關應用電路則一般可採用一顆二十元左右之PAL，GAL等發展規劃使用就極為方便，但對應更大規模之電路則可能要使用二顆以上之GAL且速度也相對慢下來，GAL之使用次數有限，且不能在電路線上隨時予以規劃而必需由電路取出後再利用專用燒錄器予以燒錄然後再插回電路使用，是非常不方便及不智的，而使用FPGA､CPLD之RAM架構型則無上述之困擾。

早期研發生產此類IC之廠家應首推XILINX公司所推出之以Gate Array 組構採用MOS開關陣列控制繞線的EPLD,其組構及繞線控制型態皆以EPROM作燒寫入組構設定完成,隨後更進展推查表格式LUT(Look-up Table)作組合邏輯結構以SRAM型態組構等產品則更具彈性及多功能變化，接著ALTERA公司也推出以行列快速簡捷繞線控制結構稱為CPLD等類同產品，其它如ACTEL，LATTICE，ATMEL，MICROCHIP,AMD等等公司也相繼推出，從40隻腳到幾百隻腳位，而閘數(GATE COUNT)則由幾十個到幾十萬個，種類功能應有盡有不勝枚舉，本公司針對此種趨勢也不敢獨享此種高科技應用技術，精心設計開發以ALTERA公司之FLX8000,FLEX10K系列之SRAM架構以及EEPROM架構的EPM7K/9K系列等CPLD產品並可搭配8051族系之單晶片簡易地以RS-232與PC連線發展實驗､測試､研發，並以一組完整之數位電路實驗器及高功能發展應用專題組成此LSI數位電路發展系統以饗讀者，分別介紹如下：

閘陣列Gate Array 組構的PLD由於電路僅可一次燒錄一種電路組構,尤其如LATTICE所生產的EPPROM以及ALETERA的EPM7K/9K系列型僅可燒洗100次對應於研發或訓練教學實在是不方便且浪費,除非是電路已研發完成而配置於電路中,同樣的閘數EPROM型較SRAM型也貴上5倍以上耗電大速度慢,輸出驅動電流小更是其致命傷,使用的人越來越少當然是貴了.
PLD的二個主流大廠XLINX稱之為FPGA而ALTERA則稱為CPLD具有下列的不同特性且ALTERA則有居於領先的傾向:

1. 同樣具有EPROM及SRAM的電路架構.
2. SRAM架構之PLD對應於輸出驅動電流則ALTERA可達25MA而XLINX僅有約16MA而已.
3. ALTERA的基本邏輯元件LAB間及I/O間採用簡捷快速的行列通道繞線,故於組譯速度及電路執行速度和預測性較佳,但執行性稍差,而XLINX則以開關陣列作多線段的繞線控制因而組譯速度繁慢且電路執行速度及預測性較差,但執行性較優.
4. ALTERA的發展軟體及電路資料庫皆較優於XLINX
5. ALTERA的價格較為低廉.

　　 基於上列的主要優點因而採用ALTERA的CPLD作為數為電路的主要發展系統.
1-2 　硬體發展實驗系統
本硬體發展實驗系統包括：
1. 主板﹝SN-PLDE﹞:可插接式EPF8K/10K及EPM7K/9K主CPLD系統
2. 基本實驗板﹝SN-CPLDEP﹞:輸入開關,輸出LED及七段顯示器,訊號及脈衝產生器,可更換石英振盪子,邏輯測棒,8通道邏輯檢測器等等除了示波器外不需任何接線,足供所有數位電路的研發及測試應用.
3. 外加微控器作電路結構載入(Down Load)及壓縮燒錄於SEEPROM內並作電路選擇設定及解壓縮作電路結構化控制.
4. 電源及RS-232連接線

主板主要由一顆Altera公司的SRAM-Based CPLD﹝Complex Programable Logic Device﹞及一8051系統-包括RAM、ROM和RS-232界面。CPLD意即『複雜可程式邏輯元件』，它是一顆大型數位積體電路，而其內部數位電路是『可規劃』的﹝Programable﹞：我們可以設計任何數位電路﹝在某些限制下﹞，經由編譯器轉成編程資料，載入CPLD的SRAM中，將其內部電路設定成我們所要的，所設計得電路便得以實現。由於規劃資料是放於SRAM中，當電源不存在時，我們的電路當然也消失了。8051系統功能有二：一是透過RS-232從PC上將編程資料載CPLD中，另外若配合CPLD，則可做更具功能的各種週邊設計,搭配BYTE BURSTER並可作EPM7K/9K的電路結構清洗及燒錄控制。
CPLD之架構資料可設定成主動式由外部SPROM(串列ROM)或並列ROM讀取內含放入其內部SRAM作架構設定，本實驗器則採用三線式串列之SROM編號37LV65為MICROCHIP公司所生產之8K×8記憶體，當然也可採用其它廠牌或ALTERA公司之專用SROM，採用SROM則佔用CPLD之DATA0，nCONFIG，DCLK，CONF_DONE，nSTATUS共五隻腳，若採用被動式讀取架構模式時則搭配單晶片由PC經RS-232傳入資料後，再透過單晶片配合CPLD之時序及資料和控制方式加以傳輸入CPLD之結構RAM內，此種模式為本實驗器之主要模擬發展系統，另外可透過單晶片由RS-232傳來之PC資料予以燒錄入串列可電子清洗之SEEPROM例如24LC65等8K×8，故當電源關掉後再打開後單晶片將自動由SEEPROM內讀取架構資料依次再轉寫入CPLD內，故而當開發完成後只要將電源加上則單晶片便會自動由SEEPROM依次讀取資料寫入CPLD內作架構設定完成電路之結構，本實驗器最多可使用四只SEEPROM共有32K×8可容納相當多之電路架構資料，CPLD架構資料之讀取模式則得由NSP，MSEL0，MSEL1等三隻腳予以設定之，詳細之電路架構資料存錄將於以後章節中再予以說明。
基本實驗板是供作基礎實驗用，板上有簡單的輸入輸出元件，包括LED、七段顯示器、指撥開關、按鍵及振盪器，脈衝訊號等足以進行所有的基礎實驗。
1-3 　軟體發展系統
軟體包括Altera公司的編譯器MaxPlus2及載入程式DNLD3及DNLD10﹝如圖1-1﹞。MaxPlus2包括從設計的輸入、編譯及模擬，DNLD3則是用於與主板連接及載入程式資料。
在學習發展過程中本公司並提供一些基本應用硬體描述發展程式，圖面結構設計應用以及基本操作實驗測試和專題應用等實驗軟體，將在往後操作手測中詳加介紹，首先為了領導你入門先看個究竟以一般都瞭解之邏輯電路繪圖法來發展一顆新的簡易電路，以便熟悉其主要操作及應用功能。

圖1-1　LSI數位電路發展系統之軟體圖示
　　　 ALTERA的MAXPLUS2發展軟體除了傳統的繪圖法外,對應於文字描述法之硬體描述HDL(Hardwar Description Language)更提供了極為簡易的ALTERA專用AHDL(AlterA Hardwar Description Language),當然也提供通用的VHDL及Verilog語法,更有透過邏輯分析移作電路簡測之電路再次組構的輸出入波形時序的波形編輯輸入法,同時提供極寬廣的基本邏輯元件,傳統所有德州74XXX系列功能之電路模組以及參數化的大規模LPM電路模組其包含一般微控器週邊IC如8255,8237,8251等等以及DPS所需的乘法器,FFT等等實在是簡捷方便,簡列如下:

1. 繪圖法:將任何元件庫,或自行建立的電路模組庫皆可以傳統的簡易繪圖
　　　　　　　 法來組構研發除錯電路結構及其功能等測試.
2. 硬體文字描述法(HDL):具有AHDL,VHDL,VERILOG等語法描述對應非
　　　　　　　 電子專業人員可人性思考行為化的描述組構電路功能,尤其是極
　　　　　　　 複雜大規模電路的研發設計.
3. 波形輸入描述法:將電路元件對應輸出入間隨時序的對應改變作描述來
　　　　　　　 組構電路,尤其對應模組電路IC元件的模擬重造更具神化.
本公司以多年時間研發出此套極完美的數位電路發展系統，尤其在結構位元資料之處理，則特別花很多心血研發出可以隨時由單晶片於電路中予以壓縮存錄於SEEPROM內如此可增加電路架構的數量形成多種的變化控制，需要時可隨時予以解壓縮再載入CPLD內作電路架構之設定及控制，SEEPROM內具有資料檔案之管理如檔名存錄或去除，資料之燒錄或殺掉都十分方便，並以此套系統一步一步的規劃設計其實驗測試研發出並有完整的操作應用套書，分成基礎篇及進階篇二部份，介紹如下：
(基礎篇)
1. 基本操作，基本組合邏輯閘原理，邏輯化簡及發展設計。
2. 編碼及解碼器之設計測試實驗。
3. 運算電路及ALU之設計研發測試及模組化之發展應用
4. 正反器之原理，設計及測試實驗應用
5. 各種同步及異步計數器發展測試實驗和其應用
6. 頻率合成器及分割倍率器之發展測試實驗和其應用
7. 移位暫存器之發展測試實驗和其應用
8. 乘法器，高速計頻儀等專題製作及應用
9. HDL語法之一系列編寫組譯測試實驗和其應用
10. PAL，GAL，CPLD，FPGA等結構原理測試實驗和其應用
(進階篇)
1. CPLD結構原理及其對應最佳之應用
2. JTAG 之架構原理及其搭配微控器作監控系統應用
3. 邏輯狀態機構HDL語編寫及測試實驗應用
4. CPLD之設計專業技巧及速度之提升和邏輯元件之最佳應用之對應測試實驗
5. 專業專題製作應用如時鐘多工掃描高速計數設計應用及實驗
6. 延時及速度之測試及其改善應用和實驗
7. 高速編碼器模擬及解碼偵測快速定位計數控制應用及其專題製作
8. 電路時序模擬之測試應用
9. 微控器及其週邊CPLD之搭配設計應用
10. PC之I/O卡週邊設計控制及其應用
11. D/A及高速SAC　 A/D轉換對應CPLD之應用設計控制
12. 高速A/D結合CPLD之DMA，I/O等控制搭配單晶片作LCD螢幕掌上型示波器之專題製作原理分析設計及應用
本書包含傳統之組合邏輯及簡單時序邏輯之設計原理及測試實驗，可為一般數位電路之基礎教學參考應用及作為教科書並作實驗，對應微控器之應用請參照筆者所著之相關書籍，並歡迎來函或傳真等連絡，並由衷感謝你的指教。
時序邏輯之設計在PLD之高速設計及各種不同之邏輯元件應用上有一些與傳統之設計稍有不同，一些使用之特殊技巧及規則，乍看本系統及列舉之內含可能有些人會有所躊躇，什麼HDL描述，所有的程序都需採用同步式進行處理，筆者剛開始一直格格不入，傳統之設計思考方向一直無法改變過來，但例舉實際情況及所遭遇問題時，不得不還是要採用此種新設計方法，故才下定決心努力去改變，並將心得寫諸於本書，深入淺出依序漸進的予以引導，現回過頭來再觀察實在是簡易多了！相信讀者肯下功夫對本系統加以研發，你的收獲將是不可言喻的，若不面臨此種事實，將來單體IC如TTL，CMOS將因漸少人使用而價揚甚或停產!也就是說可能買不到你傳統所用的數位IC，筆者再次呼籲讀者務必趕快著手來共同加以研習，探討，該動手作測試實驗了！
要進入這個潮流中，數位電路的基礎與經驗是不可或缺的，甚至還要具備設計架構稍大且完整電路的經驗，才能跟上腳步。此實驗組合便是針對這個方向而設計，從基本的組合邏輯、序向邏輯、簡單的模組設計、至複雜完整的系統，都能輕易地在這實驗組合上進行，有別於傳統的實驗，每做一個實驗就必須重組一個硬體線路，特別是複雜的線路，相當耗費時間，不易進行或常省略了，因此也就較缺乏設計架構稍大且完整電路的經驗。

1-4　 CPLD數位發展實驗系統特點
1. 因為CPLD內含EPF8K/10K及EPM7K/9K之5000-10000GATE COUNT，內部使用RAM或EEPROM作電路架構設定，速度高達幾百MHz，可任意規劃更改電路之IC價位僅數佰元。
2. 使用簡易數位硬體描數語HDL及繪電路圖法自動簡化結構發展電路。
3. 搭配單晶片89C52，PIC或PC等控制作週邊，突破微控器處理速度瓶頸。
4. 任何複雜，快速之硬體電路開發､設計､測試､實驗在幾分鐘內立即完成。
5. CPLD接腳位可任意設定，故作測試實驗不需用單心線連接而自動安裝。
6. 低消耗功率!大電流驅動!適於PC附加卡，電池供應儀器，通訊電路設計。
7. 不必費心的去準備上千種的單體TTL如74XXX等元件IC作庫存而浪費金錢,一顆CPLD就可抵得過整系統傳統IC且隨手可得.
8. CPLD的I/O接腳可朔性及使用彈性相當大除了電源及少數幾隻特殊用途外,皆可任意設定為I/O故不會因電路的干擾或錯誤而需重洗PCB板,研發測試極為簡捷方便.
9. 提供完整的應用範例及各種搭配週邊,學習應用研發得心應手.
10. 視窗作業系統，一系列之數位實驗項目及操作手冊，深入淺出，簡單易學。

1-4 實習課程及教材規劃
第一章　CPLD數位電路發展系統簡介
1-1　數位電路
1-2　實驗器
1-3　軟體
　
第二章　簡易發展數位電路使用入門
2-1　安裝
2-1-1　軟體安裝
2-1-2　硬體安裝
2-2　實驗一簡單的設計
2-3　結構位元載入及檔案管理
第三章　簡易發展數位電路基本實驗
3-1　實驗二　二對四解碼器(DECODE24.GDF)
3-2　實驗三　四輸入選擇器(SELD4.GDF)
3-3　實驗四　邏輯運算單元LU(LU.GDF)
3-4　實驗五　算術運算單元全加器(FADD.GDF)
3-5　實驗六　四位元加法器(4FADD.GDF)
3-6　實驗七　八位元加法器(8FADD.GDF)
3-7　實驗八　算術邏輯運算單元ALU(ALU.GDF)
3-8　實驗九　4位元算術邏輯運算單元ALU(ALU4.GDF)
3-9　實驗十　74181×2之八位元算術邏輯單元ALU
第四章　以硬體描述語言HDL作數位電路設計與發展
4-1　AHDL之基本語言：
4-2　HDL程式語編寫例一：使用數值作解碼
　之變數設定VAR[N..0]
4-2-1　實驗十一　16位元解碼器
4-3　邏輯語法之編寫及組譯
4-4　HDL語編寫例二：使用布林表示式及等式作組合
　邏輯設計
4-4-1　邏輯多位元群(GROUP)之定義
4-4-2　邏輯多位元群(GROUP)之應用例
4-4-3　條件之聲明判斷(IF﹐ELSIF﹐ELSE﹐THEN﹐
　CASE﹐WHEN)應用例
4-4-4　真值表TABLE原設值DEFAULTS指令作解碼
　之應用例
第五章　時序邏輯電路之設計發展
5-1　RS正反器(FLIP/FIOP)
5-1-1　實驗二十一　致能控制之R-S正反器
5-1-2　實驗二十二　D型正反器
5-1-3　實驗二十三　D型邊緣觸發正反器
5-1-4　實驗二十四　JK正反器
5-1-5　實驗二十五　邊緣觸發式JK正反器
5-1-6　實驗二十六　JK主次M/S正反器
5-1-7　實驗二十七　另一種JK主次M/S正反器
5-2　正反器之應用
5-2-1　實驗二十八　8位元2位數資料栓鎖解碼驅動顯示
5-3　以HDL語法編寫正反器
5-3-1　以HDL之VARIABLE﹐FUNCTION﹐
　RETURNS指令編寫
5-3-2　實驗二十九　HDL之八位元資料抓取控制實驗
5-3-3　實驗三十　HDL之八位元資料抓取及解碼
　顯示實驗
5-4　BIDR埠TRI﹐OPNDRN閘之應用作RAM實驗
5-4-1　實驗三十一　D型正反器作RAM實驗
第六章　計數器及其應用控制
6-1　計數器
6-1-1　多位元串聯計數器
6-1-2　實驗三十二　多位元串聯計數器
6-1-3　實驗三十三　多位元串聯上下計數器
6-1-4　實驗三十四　多位元串聯上下計數器
6-1-5　多位元串聯上下計數器之速度時序分析
6-2　並聯同步計數器
6-2-1　實驗三十五　八位元並聯同步計數器
6-2-2　HDL之八位元並聯同步計數器
6-2-3　多位元含清除致能之同步計數器
6-2-4　實驗三十六　多位元含清除致能之同步計數器
6-2-5　HDL之多位元含清除致能之同步計數器
6-2-6　多位元含載入之上下計數器
6-2-7　HDL描述多位元含載入之上下計數器
6-2-8　實驗三十七　多位元N數含同步清除之計數器
6-2-9　實驗三十八　多位元含載入之上下計數器
6-2-10　實驗三十九　HDL之多位元含載入之上下計數器
6-3　N模數計數器
6-3-1　串並聯脈衝非同步N模數計數器
6-3-2　ALTERA公司提供之各種計數器
6-3-3　HDL描述N模數計數器
6-3-4　實驗四十　N模數計數器
6-3-5　實驗四十一　N模數計數器及七段解碼顯示
6-3-6　多位數N模數計數器及並列解碼顯示器
6-3-7　實驗四十二　多位數N模數計數器及並列解碼
　顯示器
6-3-8　四位數多工掃描解碼七段LED顯示計數器
6-3-9　實驗四十三　四位數多工掃描七段LED顯示計數器
6-3-10　多位數計數及栓鎖多工掃描七段LED顯示計數器
6-3-11　專題製作：實驗四十四　掃描顯示計頻儀
6-4　環計數器(JOHSON)
6-4-1　N模數環計數器
6-4-2　實驗四十五　N模數環計數器
第七章　數位分割比率倍率器及移位暫存器
7-1　數位分割比率倍率器
　(DIGITALFRACTIONALRATEMULTIPLIERS)
7-1-1　數位分割比率倍率器TTL模組電路
7-2　多位數之數位分割比率倍率器電路
7-2-1　實驗四十六　多位數之數位分割比率倍率器電路
7-3　使用類加器之數位比率倍率合成器
7-3-1　實驗四十七　多位數之數位比率頻率合成器電路
7-4　移位暫存器及其應用
7-4-1　實驗四十八　移位暫存器及其應用
7-5　移位暫存器加法器之綜合應用乘法器
7-5-1　另一種快速查表之乘法器
7-5-2　實驗四十九　加法器之綜合應用乘法器實驗
第八章　PLD(PAL GAL)之硬體架構及邏輯化簡和
　其應用
8-1　PLD之基本架構及應用
8-2　SOP及POS之組合化簡和卡諾圖化簡
8-3　PAL﹐GAL及其它進階之PLD結構
8-4　PAL﹐GAL及其它進階PLD之燒錄結構電路
8-5　PAL﹐GAL之應用例
8-5-1　實驗五十　PAL 16L8之PC解碼控制實驗
8-5-2　PAL 16L8之七段LED顯示解碼控制
8-5-3　實驗五十一　PAL 16L8七段LED顯示解碼
　控制實驗
8-5-4　PAL 16R8電子骰子控制器
8-5-5　實驗五十二　PAL 16R8二位數之電子骰子
　控制實驗
8-6　使用類同ALTERA之VHDL語法作PAL　GAL組譯
8-6-1　使用CYPRESS之VHDL語法作GAL編輯及組譯
8-6-2　使用CYPRESS之VHDL語法作步進馬達編輯及組譯
8-6-3　實驗五十三　GAL16V8三種步進馬達運轉控制
　　　 實驗
附錄一　MAX+PLUS2相關AHDL之使用輔助說明 附1-1
附錄二　SN-PLDE軟體安裝程序說明 附2-1

第九章　CPLD之架構及其載入結構位元控制
9-1　CPLD之簡介
9-1-1　CPLD之可規劃邏輯結構及繞線架構之一般描述
9-1-2　CPLD可規劃邏輯結構及繞線架構之功能描述
9-1-3　CPLD之邏輯元件LEs
9-1-4　CPLD之進位鏈(Carry Chain)
9-1-5　CPLD之串結鏈(Cascade Chain)
9-1-6　CPLD邏輯元件之工作模式
9-1-7　CPLD清除／預設邏輯控制
9-1-8　CPLD之邏輯陣列方塊(LAB)
9-1-9　CPLD之快速追蹤互接線
9-1-10　CPLD之專用輸入接線
9-1-11　CPLD之I/O元件結構
9-1-12　CPLD之各LE繞線結構例
9-2　CPLD之JTAG架構
9-3　CPLD結構位元之資料載入架構
9-3-1　CPLD主動式結構位元之資料載入
9-3-2　CPLD被動式結構位元之資料載入
9-4　FLEX8000之各種型態及特性簡介
9-5　FPGA之結構簡介
第十章　狀態機構描述之邏輯時序控制
及時序邏輯模擬測試
10-1　時序邏輯的模型
10-2　同步時序邏輯的分析
10-3　時序邏輯的應用例
10-4　AHDL專用狀態機MACHINE STATES之描述應用
10-5　使用ALTERA進階版之時序模擬及測試應用
10-6　時間延遲編輯測試
第十一章　由CPLD時鐘專題觀察CPLD
速度提升之精解
11-1　分秒計時之HDL描述語作時鐘TIMER控制
11-2　分秒計時之繪電路作時鐘TIMER控制及頻率響應分析
11-2-1　使用進位鏈之四位元計數除頻器之頻率響應分析
11-2-2　使用管線結點16位元計數除頻器之頻率響應分析
11-2-3　使用進位鏈之N模數同步除頻器之頻率響應分析
11-3　快速頻率響應繪圖法24小時之時鐘電路分析
11-4　時分計時及按鍵雜訊消除之HDL作時鐘控制
11-4-1　按鍵雜訊消除之HDL描述控制
11-4-2　24小時同步計數之HDL描述控制
11-4-3　24小時同步時鐘計數之HDL描述控制
11-5　CPLD之執行速度綜論
11-6　傳統N模數計數器之設計及執行速度比較
11-6-1　傳統N模數計數器之設計
11-6-2　傳統與HDL描述之N模數計數器速度比較
11-6-3　最佳N模數計數器之比較及選擇
第十二章　CPLD光學尺編碼器高速定位檢測
及微控器應用
12-1　簡　介
12-2　精密、長度角度偵測
12-3　訊號處理
12-4　解碼及計數電路
12-5　解碼及計數電路與單晶片89C52之搭配控制
12-6　解碼及計數定位監控之單晶片89C52控制
12-6-1　單晶片89C52鍵盤掃描及七段LED顯示控制
12-6-2　多位元定位設定及讀取控制
12-6-3　帶正負符號之多位元定位設定及讀取控制
第十三章　PC界面及高速A/D D/A微控作LCD
掌上示波器
13-1　PC界面卡之設計應用
13-2　D/A及A/D轉換控制界面卡之設計應用
13-2-1　D/A轉換電路
13-2-2　A/D轉換
13-3　用CPLD設計一個高速12位元SAC A/D轉換電路
13-3-1　高速12位元SAC A/D轉換及轉成十進位輸出控制
13-2-3　快速價廉之20MHz A/D轉換專用IC
13-4　快速價廉之20MHZ存取及LCD波形顯示控制
第十四章　精簡指令RISC架構CPU之設計應用
14-1　精簡指令RISC架構CPU之簡介
14-2　精簡指令RISC架構CPU之設計方塊結構
14-2-1　CPU內部暫存器及I/O埠之設計方塊結構
14-2-2　CPU內部暫存器及資料之運算控制方塊結構
14-2-3　CPU程式計數器PC之運算控制方塊結構
14-3　CPLD規劃CPU之HDL描述硬體結構說明
14-3-1　CPLD規劃CPU之HDL使用LPM模組簡介
14-3-2　CPLD規劃CPU之HDL使用暫存器簡介
14-4　CPLD規劃CPU之HDL描述設計說明
14-4-1　CPLD規劃CPU之HDL描述暫存器及資料運算
14-4-2　CPLD規劃CPU之HDL描述程式計數器及運算
14-4-3　CPLD規劃CPU之HDL描述指令解碼及條件判斷
14-4-4　CPLD規劃CPU之HDL描述旗號設定控制
14-4-5　CPU之HDL描述I/O設定及PROM規劃控制
14-5　CPLD規劃CPU之HDL完整描述及其對應說明
14-6　CPLD規劃CPU對應程式執行之時序模擬
14-6-1　CPLD規劃CPU指令分析
14-7　CPLD規劃CPU綜論
第十五章　EPM7KS及EPM9KS系列之簡介及
燒錄和應用
15-1　ALTERA公司AND-OR陣列組合式CPLD特性
15-2　EPM7K之結構
15-2-1　邏輯陣列方塊(LAB)
15-2-2　微元包(Macrocells)
15-2-3　可擴充之積項(Expander Product Terms)
15-2-4　可規劃內部接線陣列
(Programmable Interconnect Array)
15-2-5　I/O控制方塊
15-3　MAX7000其它功能
15-3-1　MAX7000S在系統電路中規劃燒錄電路架構ISP
15-3-2　MAX7000可規劃的速度及功率消耗設定
15-3-3　MAX7000輸出端之架構
15-3-4　MAX7000輸出斜升率之控制
15-3-5　MAX7000電路架構設計保密控制
15-4　MAX9000架構簡介
15-4-1　MAX9000邏輯陣列方塊LAB
15-4-2　MAX9000微元包(Macrocells)
15-4-3　MAX9000快速路徑交互連線
15-4-4　MAX9000之LABs連結到行及列路徑之交互連線
15-4-5　MAX9000 列到I/O元件及行到I/O元件之連結
15-4-6　MAX9000 I/O元件(IOC)結構
第十六章　使用BYTEBLASTER將作電路架構燒錄於MAX7000S/9000內
16-1　MAX7000S/9000系列JTAG架構燒錄之電路接線
16-2　MAX7000S/9000系列JTAG架構燒錄之軟體操作
第十七章　ALTERA之FLEX 6000型CPLD
特性簡介
17-1　FLEX6000之基本架構
17-2　邏輯元件LES之結構
17-3　快速路徑交互連結
17-4　I/O元件(IOE)
第十八章　ALTERA之FLEX 10K型CPLD
特性簡介
18-1　FLEX 10K之電路架構
18-2　其它各廠牌之類同PLD產品表
第十九章　VHDL編寫CPLD或FPGA語法及
應用例和ASIC之研展
19-1　VHDL簡介
19-2　VHDL簡易結構描述
19-3　VHDL行為描述及陣列之應用
19-4　VHDL輸入輸出表格(TABLE)之陣列(ARRARY)應用
19-5　VHDL算術運算及比較之應用
19-6　VHDL計數器之描述及應用
19-7　變數(VARIABLE)和訊號(SIGNAL)型態宣告之
時序計數或資料栓鎖
19-8　VHDL之狀態機構STATE MACHINE描述
19-9　VHDL電路模組之引入及應用描述
19-10　以VHDL電路描述語作專題設計及應用例
19-11　臺積電之ASIC簡介及數位電路之生產應用
第二十章　CPLD系列之JTAG架構補充說明
及其控制應用
20-1　ALTERA系列之JTAG架構說明
20-2　JTAG架構BST功能的起始設定及其對應指令
功能時序分析
20-3　JTAG架構BST之功能及時序分析
20-4　實際使用JTAG架構的BST功能及其測試實驗
20-4-1　JTAG專用接腳的使用及設定原值
20-4-2　週邊掃描測試使用指引
20-4-3　實際作週邊掃描測試之硬體分析實驗
20-5　不需電源的PIC微控器與PC串列傳輸作JTAG
監控系統應用
20-5-1　串列傳輸簡介
20-5-2　同步式串列傳輸埠(Synchronous Serial-Port)(SSP)
20-5-3　串列週邊介面(Serial Peripheral Interface)(SPI)
20-5-4　精緻實用之控制電路設計及分析
20-5-5　PIC單晶片對應CPLD的JTAG控制
20-5-6　完整的PIC對應上圖20-16流程之程式及其
對應說明如下：
20-5-6　PC上的簡易串列軟體例
附錄一　ALTERA公司原廠提供教育版安裝及說明 A-1
附錄二　其它各廠牌之類同PLD產品表 B-1